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智能车制作»首页 › 恩智浦(飞思卡尔)智能车竞赛 › 恩智浦(飞思卡尔)微控制器 › 9s12xs128 时钟分频寄存器的小问题

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9s12xs128 时钟分频寄存器的小问题

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1^#

发表于 2011-8-10 07:29:03 | 只看该作者回帖奖励

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取参考时钟为 2MHz ,利用REFFRQ【1:0】的默认值00，将REFDV设为7，向REFDV寄存器写入0x7，可以使锁相环时钟PLLCLK=80MHz ，达到s12x单片机40MHz内部总线时钟上限。

标记红色部分是不太理解的还望大哥大姐给点建议

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2^#

发表于 2011-11-16 18:31:33 | 只看该作者

80MHZ是有公式PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)求得的，SYNR是始终合成寄存器，通过设置SYNR=0X53,REFDV=0X07,就可以得到锁相环始终频率80MHZ。OSCCLK为外部晶振得频率，一般为16MHZ,40MHZ不是上限，还可以提高。

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发表于 2011-11-16 19:13:16 | 只看该作者

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电气4王海兵

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发表于 2012-10-21 15:43:25 | 只看该作者

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